הדוח עוסק בתכנון וניתוח שערים לוגיים בטכנולוגיית CMOS, תוך התמקדות בבדיקת עיכוב התפשטות והשפעת תנאים שונים כגון שינויים בתהליך הייצור, מתח העבודה, וטמפרטורה (PVT variations). במסגרת העבודה, בוצעו סימולציות להערכת התנהגות המעגלים בפינות תהליך שונות (FF, FS, SF, SS), וכן סימולציות מונטה קרלו לבחינת סטיות סטטיסטיות של זמני העיכוב. בנוסף, נבדקה השפעת מתח וטמפרטורה על תפקוד המעגל, ולבסוף הוערכה טכניקת cascade של טרנזיסטורים במתחי סף שונים. הדוח מסכם את ההשפעות המרכזיות של גורמים חיצוניים על ביצועי המעגלים ומדגים את חשיבות תכנון נכון להתמודדות עם שינויים בתהליך הייצור.